Plán projektu

Týždeň	Plán projektu na zimný semester
1.	PONUKA (pridelenie študentov do tímov, zverejnenie tém a požiadaviek na vypracovanie ponuky)
2.	PONUKA (spracovanie ponuky - každý tím spracuje minimálne jednu ponuku, uskutočnenie stretnutí pre jednotlivé témy)
3.	ODOVZDANIE PONÚK (max. 6 bodov) + VYHODNOTENIE PONÚK A URČENIE ROZVRHU + PRIDELENIE VEDÚCEHO PROJEKTU
4.	PRIDELENIE ÚLOH ČLENOM TÍMU, NÁVRH PLÁNU PROJEKTU A ŠTÚDIUM PROBLEMATIKY
5.	ANALÝZA PROBLÉMU A POSTUPNÁ ŠPECIFIKÁCIA POŽIADAVIEK priebeh a princípy kompilovania zistenie vlastností existujúcich produktov selekcia hotových VHDL modulov - vízia použitia v našom simulátore
6.	ANALÝZA PROBLÉMU A HRUBÝ NÁVRH RIEŠENIA návrh modulov systému - prekladač + čas. simulátor návrh vnútornej prezentácie (vnútornej formy) zakomponovanie existujúcich VHDL modulov
7.	DOPRACOVANIE HRUBÉHO NÁVRHU RIEŠENIA dopracovanie nestihnutých návrhov prekladača a čas. simulátora návrh GUI a prepojenie s navrhnutými modulmi návrh komunikácie v XML zistenie interferencií v celkovom navrhnutom systéme
8.	ODOVZDANIE DOKUMENTÁCIE ANALÝZY PROBLÉMU A ŠPECIFIKÁCIE POŽIADAVIEK RIEŠENIA SPOLU S HRUBÝM NÁVRHOM (max. 10 bodov) Ďalšie činnosti: výber častí z existujúceho lexikálneho modulu jazyka VHDL príprava existujúcich exportovaných formátov projektu finalizácia návrhu zasielaných správ cez kanál v XML testovanie potrebných grafických knižníc pre realizáciu GUI spracovanie posudku dokumentácie konkurenčného tímu
9.	ODOVZDANIE POSUDKU ANALÝZY, ŠPECIFIKÁCIE A HRUBÉHO NÁVRHU RIEŠENIA KONKURENČNÉHO TÍMU (max: 2 body) Ďalšie činnosti: prispôsobenie implementácie slovníka VHDL existujúceho modulu čiastková implementácia kernelu - na úrovni komunikácie s modulmi testovanie potrebných knižníc pre implementáciu prototypu (viaceré OS) prvotná implementácia GUI modulu - klienta (iba graf. rozhranie) možné zakomponovanie formátu projektu už ako súčasť prototypu vypracovanie reakcie na posudok od konkurenčného tímu
10.	OPRAVA ZISTENÝCH NEDOSTATKOV A NÁVRH PROTOTYPU SYSTÉMU dokončenie slovníka jazyka VHDL- spĺňa požadovanú úroveň prototypu implemetovaný modul kernelu - kontrola verzií a integritu modulov, funkčná komunikácia medzi jednotlivými modulmi serveru implementovanie GUI klienta - dohodnuté poskytované funkcie implementácia modulu čas. simulátora - na úrovni prototypu
11.	IMPLEMENTÁCIA PROTOTYPU VYBRANÝCH ČASTÍ integrovanie dokončeného slovníka VHDL do modulu prekladu testovanie komunikácie medzi modulmi serveru - kernel, preklad, č. simulátor rozširenie implementovaného GUI klienta o komunikačnú podporu - mapovanie používateľských akcií do XML správ zasielaných kernelu testovanie sieťovej komunikácie medzi všetkými modulmi s podporou súbežného spracovania požiadaviek od viacerých klientov
12.	ODOVZDANIE PROTOTYPU SYSTÉMU SPOLU S DOKUMENTÁCIOU, PREZENTÁCIA PROTOTYPU (max. 10 bodov)

Týždeň	Plán projektu na letný semester
1.	ODOVZDANIE POSUDKU PROTOTYPU INÉHO TÍMU Rozdelenie semestrálnych úloh Odstránenie chýb, ktoré sa prejavili v prototype
2.	Overenie komunikácie simulátor-jadro, dynamické prijímanie a vys. Dokončenie jadra na komunikačnej úrovni - podpora finálnych správ Overenie komunikácie GUI-jadro, dynamické prijímanie a vysielanie Dodefinovanie slovníka VHDL a začiatok jej implementácie Overenie definovaných častí slovníka VHDL - špecifikovaná množina
3.	Implementácia konštrukcií TCaseState, TIfState a objektu TCondition Doimplementovanie jadra - dynamické zavádzanie všetk. modulov Implementácia všetkých správ, ktoré bude GUI používať-dynamicky Dokončenie implementácie slovníka VHDL Začatie implementácie lexikálneho analyzátora
4.	Implementácia objektov: TAssign, TObject, TProcess Overenie funkcionality komunikácie jadro-GUI Dokončenie implementácie XML správ a overenie komunikácie Príprava prezent. testu - kódu VHDL - obsahuje špec. podmnožinu Dokončenie implementácie LA + začatie syntaktického analyzátora
5.	Implementácia plánovača udalostí a zač. impl. konverzie VF - TModel Príprava testovacej VF na základe prezentačného testu GUI: práca s proj., kompilácia na pozadi, simulácia-nastavenie+info Dokončenie implementácie zostávajúcich častí Testovanie odhalenia chýb vo vstupnom VHDL kóde
6.	Dokončenie impl. objektu TModel - overenie konverzie na vst. teste Úprava výstupu kompilátora do VF GUI: čas. výsledky - zoom, bit, vektor, zistenie hod. a výber sig, ulož. Testovanie kompilátora na prezentačnom teste Oprava zistených nedostatkov v implementovanom kompilátore
7.	Overenie funkčnosti implementácie modulu - kompletná komunik. XML Testovanie funkčnosti kompilátora + XML správy kompilátor-jadro Celkové testovanie GUI - overenie funkcionality všetkých častí Overenie funkčnosti kompilátora aj s výsledkom do VF Implementácia zasielania špecifikovaných XML správ
8.	Integrácia implementovaných modulov - prezentačný test systému
9.	Oprava prípadných chýb v jednotlivých moduloch a celkové testovanie
10.	Vylaďovanie vzájomnej činnosti modulov a testovanie na viacerých platformách OS
11.	Kompletizácia technickej dokumentácie Príprava distribučnej verzie simulátora a balíkov
12.	ODOVZDANIE VÝSLEDNÉHO PRODUKTU A DOKUMENTÁCIE