Novinky

10.5.2002 Zápisy: Pridanie zápisu zo stretnutia č.21 Dokumentácia: Pridanie finálnej dokumentácie, užívateľskej príručky a finálneho programu EasySim

29.4.2002 Zápisy: Pridanie zápisu zo stretnutia č.20

24.4.2002 Zápisy: Pridanie zápisov zo stretnutí č.18 a č.19

10.4.2002 Zápisy: Pridanie zápisov zo stretnutí č.16 a č.17

1.4.2002 Zápisy: Pridanie zápisu zo stretnutia č.15

16.3.2002 Zápisy: Pridanie zápisu zo stretnutia č.14

12.3.2002 Zápisy: Pridanie zápisu zo stretnutia č.13

4.3.2002 Zápisy: Pridanie zápisu zo stretnutia č.12 Dokumentácia: Pridanie grafu komunikácie medzi modulmi projektu

25.2.2002 Zápisy: Pridanie zápisu zo stretnutia č.11

21.2.2002 Dokumentácia: Pridanie posudku prototypu a používateľskej príručky

Zadanie projektu

Analyzujte problematiku simulátorov jazyka VHDL, požiadavky na simulátor z hľadiska jeho použitia v predmete Špecifikačné a opisné jazyky, ako aj súčasný stav návrhu a implementácie simulačného systému jazyka VHDL, ktorý bol riešený v rámci projektov a diplomových prác.

Na základe analýzy zvoľte vhodnú podmnožinu jazyka VHDL a navrhnite simulačný systém, ktorý ju bude podporovať. Návrh overte implementovaním vybraných častí.

Simulátor musí podporovať minimálne nasledujúcu podmnožinu VHDL:

• Objekty:
  • signals, variables, constant values
• Typy:
  • bit, bit_vector, integer, boolean
• Operátory:
  • not, and, nand, or, nor, xor
  • +,-
  • =, < , >, /=, <=, >=
• Príkazy:
  • process statement (so zoznamom citlivosti)
  • assignment statements (vrátane explicitných oneskorení)
  • if-then-else, case
• Atribúty:
  • stable

Odporúčaná literatúra

• ANSI/IEEE Std 1076-1993 IEEE Standard VHDL Language Reference Manual, New York, 1994.
• Armstrong, J.R., Gray, F.G.: Structured logic design with VHDL, PTR Prentice Hall, 1993.
• Diplomové práce a projekty